TRACES Team

Head :  Christine ROCHANGE

TRACES is a Research group on Architectures and Compilers for Embedded Systems.

Our research contributes to the verification of critical computer systems that must meet strong timing requirements. The key point of such a verification is the computation of upper bounds on execution and response times.

These last years, we have focused on the modeling of hardware platforms and application software to determine safe and as-tight-as-possible Worst-Case Execution Times (WCET). The approaches that we have proposed are mainly based on static code analysis techniques. Our results have been integrated in the open-source OTAWA toolset, which has been used in various academic and industrial projects, as well as by other research groups.

We currently consider three topics:

  • analysis and control of timing interferences in multi-core platforms
  • coupling (hardware/software) analyses to improve the accuracy of timing estimations
  • timing analysis of emerging applications, such as neural networks.

skills

Real time
Embedded systems
Critical systems
Machine architecture
Compilation

Members team

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Non-permanent members

publications team

International journals articles
  • Florian Kluge, Christine Rochange, Theo Ungerer

    EMSBench: Benchmark and Testbed for Reactive Real-Time Systems

    Leibniz Transactions on Embedded Systems, European Design and Automation Association (EDAA) \ EMbedded Systems Special Interest Group (EMSIG) and Schloss Dagstuhl — Leibniz-Zentrum für Informatik GmbH, Dagstuhl Publishing., 2017, 4 (2), pp.02:1-02:23. ⟨10.4230/LITES-v004-i002-a002⟩

    Accès: https://hal.archives-ouvertes.fr/hal-02573663

  • International journals articles
    National journals articles
    Special issues of journal
    International conferences articles
  • Zhenyu Bai, Hugues Cassé, Marianne de Michiel, Thomas Carle, Christine Rochange

    Déterminer le WCET d’applications temps-réel en présence de latences d’exécution variables

    Conférence francophone d’informatique en Parallélisme, Architecture et Système (COMPAS 2021), CC-IN2P3 – Centre de Calcul de l’IN2P3 (USR6402); LIP – Laboratoire de l’Informatique du Parallélisme (UMR5668), Jul 2021, Lyon (en virtuel), France

    Accès: https://hal.archives-ouvertes.fr/hal-03283696

  • Thomas Carle, Hugues Cassé

    Static Extraction of Memory Access Profiles for Multi-core Interference Analysis of Real-Time Tasks

    34th International Conference on Architecture of Computing Systems (ARCS 2021), Jun 2021, Online, Germany. pp.19-34, ⟨10.1007/978-3-030-81682-7_2⟩

    Accès: https://hal-univ-tlse3.archives-ouvertes.fr/hal-03287067

  • Zhenyu Bai, Hugues Cassé, Marianne de Michiel, Thomas Carle, Christine Rochange

    Improving the Performance of WCET Analysis in the Presence of Variable Latencies

    21st ACM SIGPLAN/SIGBED Conference on Languages, Compilers, and Tools for Embedded Systems (LCTES), Jun 2020, London, United Kingdom. pp.119-130, ⟨10.1145/3372799.3394371⟩

    Accès: https://hal.archives-ouvertes.fr/hal-02777132

  • Wei-Tsun Sun, Eric Jenn, Hugues Cassé

    Build Your Own Static WCET analyser: the Case of the Automotive Processor AURIX TC275

    10th European Congress on Embedded Real Time Software and Systems (ERTS 2020), Jan 2020, Toulouse, France

    Accès: https://hal.archives-ouvertes.fr/hal-02507130

  • Hugues Cassé, Emmanuel Caussé, Pascal Sainrat

    Verification of SimNML instruction set description using co-simulation

    2nd RISC-V Meeting 2019, Institut de recherche technologique Nanoelec, Grenoble, France; Commissariat à l’énergie atomique et aux énergies alternatives (CEA), France, Oct 2019, Paris, France

    Accès: https://hal.archives-ouvertes.fr/hal-03012561

  • Wei-Tsun Sun, Eric Jenn, Hugues Cassé

    Validating Static WCET Analysis: A Method and Its Application

    19th International Workshop on Worst-Case Execution Time Analysis (WCET 2019), Jul 2019, Stuttgart, Germany. pp.6:1-6:10, ⟨10.4230/OASIcs.WCET.2019.6⟩

    Accès: https://hal.archives-ouvertes.fr/hal-02924072

  • Thomas Carle, Hugues Cassé

    Reducing timing interferences in real-time applications running on multicore architectures

    18th International Workshop on Worst-Case Execution Time Analysis (WCET 2018), Jul 2018, Barcelone, Spain. pp.1-11

    Accès: https://hal.archives-ouvertes.fr/hal-02181900

  • Pascal Sainrat

    Architecture des processeurs pour les systèmes critiques – Haute performance et prédictibilité

    13ème Colloque. du Groupe de Recherche System on Chip – GdR SoC/SiP 2018, Jun 2018, Paris, France

    Accès: https://hal.archives-ouvertes.fr/hal-03023425

  • Wei-Tsun Sun, Hugues Cassé, Christine Rochange, Hamza Rihani, Claire Maiza

    Using execution graphs to model a prefetch and write buffers and its application to the Bostan MPPA

    9th European Congress on Embedded real time Software and Systems (ERTS 2018), Jan 2018, Toulouse, France

    Accès: https://hal.archives-ouvertes.fr/hal-02441594

  • Jordy Ruiz, Hugues Cassé, Marianne de Michiel

    Working around loops for infeasible path detection in binary programs

    IEEE International Working Conference on Source Code Analysis and Manipulation, Sep 2017, Shanghai, China. pp.1–10

    Accès: https://hal.archives-ouvertes.fr/hal-03116310

  • Conferences articles without published proceedings
    Books Books parts
    Thesis and HDR
    • Vincent Mussot

      Automates d’annotation de flot pour l’expression et l’int ¿egration de propri ¿et ¿es dans l’analyse de WCET

      Master’s Thesis, Université Paul Sabatier, December 2016.

      URL : http://thesesups.ups-tlse.fr/3366/1/2016TOU30247.pdf
      BibTeX

    • Amira Dkhil

      Ordonnancement hybride des applications flots de données sur des systèmes embarqués multi­coeurs

      Master’s Thesis, Université Paul Sabatier, April 2015.

      URL : http://thesesups.ups-tlse.fr/2729/
      BibTeX

    • Hicham Agrou

      Architecture multi-coeur déterministe pour l’avionique

      Master’s Thesis, Université Paul Sabatier, September 2014.

      Abstract
      BibTeX

    • Hajer Herbegue Bouhachem

      Approche ADL pour la modélisation d’architecture basée sur les contraintes (calcul de WCET)

      Master’s Thesis, Université Paul Sabatier, September 2014.

      BibTeX

    • Roman Bourgade

      Analyse du temps d’exécution pire-cas de tâches temps-réel exécutées sur une architecture multi-cœurs

      Master’s Thesis, Université de Toulouse, October 2012.

      URL : http://www.irit.fr/publis/TRACES/these_roman_bourgade_22102012.pdf
      BibTeX

    • Christine Rochange

      Prévisibilité des temps d’exécution pire-cas

      HDR, Université de Toulouse, November 2011.

      BibTeX

    • Tahiry Ratsiambahotra

      Contribution à la simulation de processeur : conception d’un générateur de librairie de simulateurs fonctionnels

      Master’s Thesis, Université de Toulouse, September 2010.

      BibTeX

    • Clément Ballabriga

      Vérification de contraintes temporelles strictes sur des programmes par composition d’analyses partielles

      Master’s Thesis, Université Paul Sabatier, September 2010.

      BibTeX

    • Cédric Landet

      Modélisation d’un processeur à exécution simultanée de flots pour le temps réel strict

      Master’s Thesis, Université de Toulouse, December 2009.

      BibTeX

    • Jonathan Barre

      Architectures multi-flots simultanés pour le temps-réel strict

      Master’s Thesis, Université de Toulouse, December 2008.

      BibTeX

    Reports
  • Erwan Jahier, Nicolas Halbwachs, Claire Maiza, Pascal Raymond, Wei-Tsun Sun, Hugues Cassé

    Assessing Software Abstractions in WCET Analysis of Reactive Programs

    [Research Report] TR-2018-2, Verimag, Université Grenoble Alpes. 2018

    Accès: https://hal-cnrs.archives-ouvertes.fr/hal-02531058

  • Reports

    Contracts team

    AcronymeTitreResp. scDébut – fin
    W-SEPT
    [Contract completed]
    W-SEPT / W-CET : SEmantique, Précision, Traçabilité Armelle BONENFANT
    2012 – 2016
    AcronymeTitreResp. scDébut – fin
    parMERASA
    [Contract completed]
    autre Multi-Core Execution of Parallelised Hard Real-Time Applications Supporting Analysability Pascal SAINRAT
    2011 – 2014
    AcronymeTitreResp. scDébut – fin
    Thursday 21 December 2017, 10h00
    Lookup of data flow properties to improve worst-case execution time estimations
    Jordy RUIZ – Team TRACES – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Thursday 15 December 2016, 10h30
    Automates d’annotation de flot pour l’expression et l’intégration de propriétés dans l’analyse du WCET
    Vincent MUSSOT – Team TRACES – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Friday 26 September 2014, 10h00
    Approche ADL pour la modélisation d’architecture basée sur les contraintes (Calcul de WCET)
    Hajer HERBEGUE BOUHACHEM – Team TRACES, Team ACADIE – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Tuesday 11 March 2014 – Friday 14 February 2014
    Workshop du projet parMERASA : parMERASA Multi-Core Execution of Parallelised Hard Real-Time Applications Supporting Analysability
    UT3 Paul Sabatier, IRIT
    #congres Know more
    Tuesday 10 March 2020, 14h00 – 15h30
    La microarchitecture comme moteur de la performance séquentielle – Exemple et perspectives
    Arthur PERAIS – Microsoft (Etats-Unis) UT3 Paul Sabatier, IRIT, Salle 001
    #seminaire
    Tuesday 22 January 2019, 14h00 – 15h30
    System-level compilation of parallel real-time systems
    Dumitru POTOP-BUTUCARU – INRIA Paris UT3 Paul Sabatier, IRIT, Salle 001
    #seminaire
    Monday 27 January 2014, 10h00
    Symbolic Methods for the Timing Analysis of Programs
    Jakob ZWIRCHMAYR – Team TRACES – IRIT (France) UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #seminaire