Equipe TRACES

Responsable : 

L’équipe TRACES est un groupe de Recherche en Architecture et Compilation pour les systèmEs embarquéS.

Nos activités de recherche contribuent à la vérification de systèmes informatiques critiques pour lesquels des contraintes de temps fortes doivent être respectées. L’élément central de cette vérification est le calcul de bornes supérieures garanties sur les temps d’exécution et les temps de réponse.

Ces dernières années, nos travaux ont porté sur la modélisation des architectures et des applications critiques pour déterminer des WCETs (Worst-Case Execution Times) fiables et aussi précis que possibles. Les approches que nous avons proposées reposent essentiellement sur des techniques d’analyse statique de code. Nos résultats ont été intégrés dans l’outil open-source OTAWA utilisé dans différents projets académiques et industriels, et par d’autres équipes de recherche.

Nous poursuivons actuellement ces travaux selon trois axes :

  • analyse et contrôle des interférences temporelles sur des plateformes multi-cœurs
  • couplage d’analyses (matériel/logiciel) pour améliorer encore la précision des estimations de temps
  • analyse temporelle d’applications émergentes, telles que des réseaux neuronaux

Compétences

Temps réel
Systèmes embarqués
Systèmes critiques
Architecture des machines
Compilation

personnel de l’équipe

Membres permanents
Membres non – permanents

publications de l’équipe

Articles dans des revues internationales
  • Florian Kluge, Christine Rochange, Theo Ungerer

    EMSBench: Benchmark and Testbed for Reactive Real-Time Systems

    Leibniz Transactions on Embedded Systems, European Design and Automation Association (EDAA) \ EMbedded Systems Special Interest Group (EMSIG) and Schloss Dagstuhl — Leibniz-Zentrum für Informatik GmbH, Dagstuhl Publishing., 2017, 4 (2), pp.02:1-02:23. ⟨10.4230/LITES-v004-i002-a002⟩

    Accès: https://hal.archives-ouvertes.fr/hal-02573663

  • Articles dans des revues internationales
    Articles dans des revues nationales
    Rédaction de numéros spéciaux de revues
    Conférences et workshops internationaux avec actes édités et comité de lecture
  • Zhenyu Bai, Hugues Cassé, Marianne de Michiel, Thomas Carle, Christine Rochange

    Déterminer le WCET d’applications temps-réel en présence de latences d’exécution variables

    Conférence francophone d’informatique en Parallélisme, Architecture et Système (COMPAS 2021), CC-IN2P3 – Centre de Calcul de l’IN2P3 (USR6402); LIP – Laboratoire de l’Informatique du Parallélisme (UMR5668), Jul 2021, Lyon (en virtuel), France

    Accès: https://hal.archives-ouvertes.fr/hal-03283696

  • Thomas Carle, Hugues Cassé

    Static Extraction of Memory Access Profiles for Multi-core Interference Analysis of Real-Time Tasks

    34th International Conference on Architecture of Computing Systems (ARCS 2021), Jun 2021, Online, Germany. pp.19-34, ⟨10.1007/978-3-030-81682-7_2⟩

    Accès: https://hal-univ-tlse3.archives-ouvertes.fr/hal-03287067

  • Zhenyu Bai, Hugues Cassé, Marianne de Michiel, Thomas Carle, Christine Rochange

    Improving the Performance of WCET Analysis in the Presence of Variable Latencies

    21st ACM SIGPLAN/SIGBED Conference on Languages, Compilers, and Tools for Embedded Systems (LCTES), Jun 2020, London, United Kingdom. pp.119-130, ⟨10.1145/3372799.3394371⟩

    Accès: https://hal.archives-ouvertes.fr/hal-02777132

  • Wei-Tsun Sun, Eric Jenn, Hugues Cassé

    Build Your Own Static WCET analyser: the Case of the Automotive Processor AURIX TC275

    10th European Congress on Embedded Real Time Software and Systems (ERTS 2020), Jan 2020, Toulouse, France

    Accès: https://hal.archives-ouvertes.fr/hal-02507130

  • Hugues Cassé, Emmanuel Caussé, Pascal Sainrat

    Verification of SimNML instruction set description using co-simulation

    2nd RISC-V Meeting 2019, Institut de recherche technologique Nanoelec, Grenoble, France; Commissariat à l’énergie atomique et aux énergies alternatives (CEA), France, Oct 2019, Paris, France

    Accès: https://hal.archives-ouvertes.fr/hal-03012561

  • Wei-Tsun Sun, Eric Jenn, Hugues Cassé

    Validating Static WCET Analysis: A Method and Its Application

    19th International Workshop on Worst-Case Execution Time Analysis (WCET 2019), Jul 2019, Stuttgart, Germany. pp.6:1-6:10, ⟨10.4230/OASIcs.WCET.2019.6⟩

    Accès: https://hal.archives-ouvertes.fr/hal-02924072

  • Thomas Carle, Hugues Cassé

    Reducing timing interferences in real-time applications running on multicore architectures

    18th International Workshop on Worst-Case Execution Time Analysis (WCET 2018), Jul 2018, Barcelone, Spain. pp.1-11

    Accès: https://hal.archives-ouvertes.fr/hal-02181900

  • Pascal Sainrat

    Architecture des processeurs pour les systèmes critiques – Haute performance et prédictibilité

    13ème Colloque. du Groupe de Recherche System on Chip – GdR SoC/SiP 2018, Jun 2018, Paris, France

    Accès: https://hal.archives-ouvertes.fr/hal-03023425

  • Wei-Tsun Sun, Hugues Cassé, Christine Rochange, Hamza Rihani, Claire Maiza

    Using execution graphs to model a prefetch and write buffers and its application to the Bostan MPPA

    9th European Congress on Embedded real time Software and Systems (ERTS 2018), Jan 2018, Toulouse, France

    Accès: https://hal.archives-ouvertes.fr/hal-02441594

  • Jordy Ruiz, Hugues Cassé, Marianne de Michiel

    Working around loops for infeasible path detection in binary programs

    IEEE International Working Conference on Source Code Analysis and Manipulation, Sep 2017, Shanghai, China. pp.1–10

    Accès: https://hal.archives-ouvertes.fr/hal-03116310

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    Rapports
  • Erwan Jahier, Nicolas Halbwachs, Claire Maiza, Pascal Raymond, Wei-Tsun Sun, Hugues Cassé

    Assessing Software Abstractions in WCET Analysis of Reactive Programs

    [Research Report] TR-2018-2, Verimag, Université Grenoble Alpes. 2018

    Accès: https://hal-cnrs.archives-ouvertes.fr/hal-02531058

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    contrats de l’équipe

    AcronymeTitreResp. scDébut – fin
    AcronymeTitreResp. scDébut – fin
    AcronymeTitreResp. scDébut – fin
    Jeudi 21 Décembre 2017, 10h00
    Détermination de propriétés de flot de données pour améliorer les estimations de temps d’exécution pire-cas
    Jordy RUIZ – Equipe TRACES – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Jeudi 15 Décembre 2016, 10h30
    Automates d’annotation de flot pour l’expression et l’intégration de propriétés dans l’analyse du WCET
    Vincent MUSSOT – Equipe TRACES – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Vendredi 26 Septembre 2014, 10h00
    Approche ADL pour la modélisation d’architecture basée sur les contraintes (Calcul de WCET)
    Hajer HERBEGUE BOUHACHEM – Equipe TRACES, Equipe ACADIE – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Mardi 11 Mars 2014 – Vendredi 14 Février 2014
    Workshop du projet parMERASA : parMERASA Multi-Core Execution of Parallelised Hard Real-Time Applications Supporting Analysability
    UT3 Paul Sabatier, IRIT
    #congres En savoir plus
    Mardi 10 Mars 2020, 14h00 – 15h30
    La microarchitecture comme moteur de la performance séquentielle – Exemple et perspectives
    Arthur PERAIS – Microsoft (Etats-Unis) UT3 Paul Sabatier, IRIT, Salle 001
    #seminaire
    Mardi 22 Janvier 2019, 14h00 – 15h30
    System-level compilation of parallel real-time systems
    Dumitru POTOP-BUTUCARU – INRIA Paris UT3 Paul Sabatier, IRIT, Salle 001
    #seminaire
    Lundi 27 Janvier 2014, 10h00
    Symbolic Methods for the Timing Analysis of Programs
    Jakob ZWIRCHMAYR – Equipe TRACES – IRIT (France) UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #seminaire