TRACES Team

Head :  Christine ROCHANGE

TRACES is a Research group on Architectures and Compilers for Embedded Systems.

Our research contributes to the verification of critical computer systems that must meet strong timing requirements. The key point of such a verification is the computation of upper bounds on execution and response times.

These last years, we have focused on the modeling of hardware platforms and application software to determine safe and as-tight-as-possible Worst-Case Execution Times (WCET). The approaches that we have proposed are mainly based on static code analysis techniques. Our results have been integrated in the open-source OTAWA toolset, which has been used in various academic and industrial projects, as well as by other research groups.

We currently consider three topics:

  • analysis and control of timing interferences in multi-core platforms
  • coupling (hardware/software) analyses to improve the accuracy of timing estimations
  • timing analysis of emerging applications, such as neural networks.

skills

Real time
Embedded systems
Critical systems
Machine architecture
Compilation

team Members

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team publications

International journals articles
  • Zhenyu Bai, Hugues Cassé, Thomas Carle, Christine Rochange

    Computing Execution Times with eXecution Decision Diagrams in the Presence of Out-Of-Order Resources

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2023, 42 (11), pp.3665-3678. ⟨10.1109/TCAD.2023.3258752⟩

    Accès: https://hal.science/hal-04069420

  • Alban Gruin, Thomas Carle, Christine Rochange, Hugues Cassé, Pascal Sainrat

    MINOTAuR: a Timing Predictable RISC-V Core Featuring Speculative Execution

    IEEE Transactions on Computers, 2023, 72 (1), pp.183-195. ⟨10.1109/TC.2022.3200000⟩

    Accès: https://ut3-toulouseinp.hal.science/hal-03773263

  • Zhenyu Bai, Hugues Cassé, Marianne de Michiel, Christine Rochange, Thomas Carle

    A Framework for Calculating WCET Based on Execution Decision Diagrams

    ACM Transactions on Embedded Computing Systems (TECS), 2022, 21 (3), pp.3476879. ⟨10.1145/3476879⟩

    Accès: https://hal.science/hal-03620216

  • Florian Kluge, Christine Rochange, Theo Ungerer

    EMSBench: Benchmark and Testbed for Reactive Real-Time Systems

    Leibniz Transactions on Embedded Systems, 2017, 4 (2), pp.02:1-02:23. ⟨10.4230/LITES-v004-i002-a002⟩

    Accès: https://hal.science/hal-02573663

  • International journals articles
    National journals articles
    Special issues of journal
    International conferences articles
  • Louison Jeanmougin, Thomas Carle, Pascal Sotin, Christine Rochange

    Warp-Level CFG Construction for GPU Kernel WCET Analysis

    21st International Workshop on Worst-Case Execution Time Analysis (WCET 2023), Jul 2023, Vienne, Austria. pp.1:1–1:13, ⟨10.4230/OASIcs.WCET.2023.1⟩

    Accès: https://hal.science/hal-04171474

  • Alban Gruin, Thomas Carle, Christine Rochange, Pascal Sainrat

    Validation of Processor Timing Models Using Cycle-Accurate Timing Simulators

    21st International Workshop on Worst-Case Execution Time Analysis (WCET 2023), Jul 2023, Vienne, Austria. pp.2:1-2:12, ⟨10.4230/OASIcs.WCET.2023.2⟩

    Accès: https://hal.science/hal-04171420

  • Alban Gruin, Thomas Carle, Christine Rochange, Pascal Sainrat

    Enabling timing predictability in the presence of store buffers

    31st International Conference on Real-Time Networks and Systems (RTNS 2023), Jun 2023, Dortmund, Germany. pp.1-10, ⟨10.1145/3575757.3593653⟩

    Accès: https://hal.science/hal-04082519

  • Rémi Meunier, Thomas Carle, Thierry Monteil

    Correctness and Efficiency Criteria for the Multi-Phase Task Model

    34th Euromicro Conference on Real-Time Systems (ECRTS 2022), Jul 2022, Modena, Italy. pp.16326, ⟨10.4230/LIPIcs.ECRTS.2022.9⟩

    Accès: https://ut3-toulouseinp.hal.science/hal-03707271

  • Iryna De Albuquerque Silva, Thomas Carle, Adrien Gauffriau, Claire Pagetti

    ACETONE: Predictable Programming Framework for ML Applications in Safety-Critical Systems

    24th Euromicro Conference on Real-Time Systems (ECRTS 2022), Jun 2022, Modène, Italy. ⟨10.4230/DARTS.8.1.6⟩

    Accès: https://ut3-toulouseinp.hal.science/hal-03707284

  • Michaël Adalbert, Thomas Carle, Christine Rochange

    PasTiS: building an NVIDIA Pascal GPU simulator for embedded AI applications

    11th European Congress on Embedded Real-Time Systems (ERTS 2022), 3AF Midi-Pyrénées: the French Society of Aeronautic and Aerospace; SEE : the French Society for Electricity, Electronics, and Information & Communication Technologies, Jun 2022, Toulouse, France

    Accès: https://ut3-toulouseinp.hal.science/hal-03684680

  • Alban Gruin, Thomas Carle, Hugues Cassé, Christine Rochange

    Speculative Execution and Timing Predictability in an Open Source RISC-V Core

    IEEE Real-Time Systems Symposium (RTSS 2021), Dec 2021, Dortmund, Germany. pp.393-404, ⟨10.1109/RTSS52674.2021.00043⟩

    Accès: https://ut3-toulouseinp.hal.science/hal-03477573

  • Zhenyu Bai, Hugues Cassé, Marianne de Michiel, Thomas Carle, Christine Rochange

    Déterminer le WCET d’applications temps-réel en présence de latences d’exécution variables

    Conférence francophone d’informatique en Parallélisme, Architecture et Système (COMPAS 2021), CC-IN2P3 – Centre de Calcul de l’IN2P3 (USR6402); LIP – Laboratoire de l’Informatique du Parallélisme (UMR5668), Jul 2021, Lyon (en virtuel), France

    Accès: https://hal.science/hal-03283696

  • Thomas Carle, Hugues Cassé

    Static Extraction of Memory Access Profiles for Multi-core Interference Analysis of Real-Time Tasks

    34th International Conference on Architecture of Computing Systems (ARCS 2021), Jun 2021, Online, Germany. pp.19-34, ⟨10.1007/978-3-030-81682-7_2⟩

    Accès: https://ut3-toulouseinp.hal.science/hal-03287067

  • Pascal Sotin, Quentin Vermande, Hugues Cassé

    Data Cache Analysis by Counting Integer Points

    29th International Conference on Real-Time Networks and Systems (RTNS 2021), Apr 2021, Nantes, France. pp.112-122, ⟨10.1145/3453417.3453424⟩

    Accès: https://ut3-toulouseinp.hal.science/hal-03667386

  • National conferences articles
  • Pascal Sainrat

    Architecture des processeurs pour les systèmes critiques – Haute performance et prédictibilité

    13ème Colloque. du Groupe de Recherche System on Chip – GdR SoC/SiP 2018, Jun 2018, Paris, France

    Accès: https://hal.science/hal-03023425

  • Conferences articles without published proceedings
    Books Books parts
    Thesis and HDR
  • Rémi Meunier

    Execution time prediction for applications running on multi-core architectures

    Networking and Internet Architecture [cs.NI]. INSA de Toulouse, 2023. English. ⟨NNT : 2023ISAT0031⟩

    Accès: https://theses.hal.science/tel-04457889

  • Zhenyu Bai

    Modélisation du comportement temporel du pipeline pour le calcul de WCET

    Réseaux et télécommunications [cs.NI]. Université Paul Sabatier – Toulouse III, 2023. Français. ⟨NNT : 2023TOU30053⟩

    Accès: https://theses.hal.science/tel-04288859

  • Jordy Ruiz

    Détermination de propriétés de flot de données pour améliorer les estimations de temps d’exécution pire-cas

    Réseaux et télécommunications [cs.NI]. Université Paul Sabatier – Toulouse III, 2017. Français. ⟨NNT : 2017TOU30285⟩

    Accès: https://theses.hal.science/tel-01949871

  • Thesis and HDR
    • Vincent Mussot

      Automates d’annotation de flot pour l’expression et l’int ¿egration de propri ¿et ¿es dans l’analyse de WCET

      Master’s Thesis, Université Paul Sabatier, December 2016.

      URL : http://thesesups.ups-tlse.fr/3366/1/2016TOU30247.pdf
      BibTeX

    • Amira Dkhil

      Ordonnancement hybride des applications flots de données sur des systèmes embarqués multi­coeurs

      Master’s Thesis, Université Paul Sabatier, April 2015.

      URL : http://thesesups.ups-tlse.fr/2729/
      BibTeX

    • Hicham Agrou

      Architecture multi-coeur déterministe pour l’avionique

      Master’s Thesis, Université Paul Sabatier, September 2014.

      Abstract
      BibTeX

    • Hajer Herbegue Bouhachem

      Approche ADL pour la modélisation d’architecture basée sur les contraintes (calcul de WCET)

      Master’s Thesis, Université Paul Sabatier, September 2014.

      BibTeX

    • Roman Bourgade

      Analyse du temps d’exécution pire-cas de tâches temps-réel exécutées sur une architecture multi-cœurs

      Master’s Thesis, Université de Toulouse, October 2012.

      URL : http://www.irit.fr/publis/TRACES/these_roman_bourgade_22102012.pdf
      BibTeX

    • Christine Rochange

      Prévisibilité des temps d’exécution pire-cas

      HDR, Université de Toulouse, November 2011.

      BibTeX

    • Tahiry Ratsiambahotra

      Contribution à la simulation de processeur : conception d’un générateur de librairie de simulateurs fonctionnels

      Master’s Thesis, Université de Toulouse, September 2010.

      BibTeX

    • Clément Ballabriga

      Vérification de contraintes temporelles strictes sur des programmes par composition d’analyses partielles

      Master’s Thesis, Université Paul Sabatier, September 2010.

      BibTeX

    • Cédric Landet

      Modélisation d’un processeur à exécution simultanée de flots pour le temps réel strict

      Master’s Thesis, Université de Toulouse, December 2009.

      BibTeX

    • Jonathan Barre

      Architectures multi-flots simultanés pour le temps-réel strict

      Master’s Thesis, Université de Toulouse, December 2008.

      BibTeX

    Reports
  • Erwan Jahier, Nicolas Halbwachs, Claire Maiza, Pascal Raymond, Wei-Tsun Sun, Hugues Cassé

    Assessing Software Abstractions in WCET Analysis of Reactive Programs

    [Research Report] TR-2018-2, Verimag, Université Grenoble Alpes. 2018

    Accès: https://cnrs.hal.science/hal-02531058

  • Reports

    team Contracts

    AcronymeTitreResp. scDébut – fin
    CAOTIC Collaborative Action on Timing Interferences Hugues CASSÉ
    2022 – 2026
    MeSCAliNe Methodes combinées d’analyse, d’ordonnancement et de compilation sur cibles multi/many-coeurs et GPU pour applications de véhicules autonomes basées sur les réseaux de neurones Thomas CARLE
    2022 – 2026
    ProTiPP Proved Timing-Predictable Processors Mamoun FILALI
    Christine ROCHANGE
    2023 – 2027
    W-SEPT
    [Contract completed]
    W-SEPT / W-CET : SEmantique, Précision, Traçabilité Armelle BONENFANT
    2012 – 2016
    AcronymeTitreResp. scDébut – fin
    Labex CIMI Centre International de Mathématiques et d’Informatique (de Toulouse) Joseph GERGAUD
    Christine ROCHANGE
    Franck MORVAN
    Denis KOUAMÉ
    Lotfi CHAARI
    Urtzi AYESTA
    Boris TEABE
    Thomas CARLE
    Emmanuel SOUBIES
    José Henrique DE MORAIS GOULART
    2012 – 2024
    parMERASA
    [Contract completed]
    autre Multi-Core Execution of Parallelised Hard Real-Time Applications Supporting Analysability Pascal SAINRAT
    2011 – 2014
    AcronymeTitreResp. scDébut – fin
    Thursday 30 November 2023, 14h00
    Execution time prediction of real-time applications running on multi-core platforms
    Rémi MEUNIER – Team SEPIA, Team TRACES, IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Friday 12 May 2023, 10h00
    Modélisation du comportement temporel du pipeline pour le calcul du WCET
    Zhenyu BAI – Team TRACES, IRIT UT3 Paul Sabatier, Amphithéâtre Einstein
    #these
    Thursday 21 December 2017, 10h00
    Lookup of data flow properties to improve worst-case execution time estimations
    Jordy RUIZ – Team TRACES – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Thursday 15 December 2016, 10h30
    Automates d’annotation de flot pour l’expression et l’intégration de propriétés dans l’analyse du WCET
    Vincent MUSSOT – Team TRACES – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Friday 26 September 2014, 10h00
    Approche ADL pour la modélisation d’architecture basée sur les contraintes (Calcul de WCET)
    Hajer HERBEGUE BOUHACHEM – Team TRACES, Team ACADIE – IRIT UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #these
    Monday 16 January 2023 – Wednesday 18 January 2023
    HiPEAC 2023 : European Network on High-performance Embedded Architecture and Compilation
    Centre de congrés Pierre Baudis, Toulouse
    #congres Know more
    Tuesday 10 March 2020, 14h00 – 15h30
    La microarchitecture comme moteur de la performance séquentielle – Exemple et perspectives
    Arthur PERAIS – Microsoft (Etats-Unis) UT3 Paul Sabatier, IRIT, Salle 001
    #seminaire
    Tuesday 22 January 2019, 14h00 – 15h30
    System-level compilation of parallel real-time systems
    Dumitru POTOP-BUTUCARU – INRIA Paris UT3 Paul Sabatier, IRIT, Salle 001
    #seminaire
    Tuesday 13 June 2023
    CAPITAL Workshop 2023: sCalable And PrecIse Timing AnaLysis for multicore platforms
    UT3 Paul Sabatier, IRIT, Auditorium J. Herbrand
    #journee